Moore Yasası'nın yavaşladığı bir dönemde, gelişen teknolojiyle birlikte mantık çiplerindeki ilerleme devam ediyor. Yeni yol haritaları, 2034 yılı civarında 1 nanometrenin altındaki işlem düğümlerine ulaşılacağını gösteriyor.
1 Nanometrenin Altı Teknolojiler Geliştiriliyor: 2034'te 0.7nm ve 2046'da <0.2nm Hedefleniyor
Nanometre çağına girdiğimiz bu dönemde, işlem teknolojilerinde bir yavaşlama gözlemleniyor. Yeni nesil çipler daha iyi performans sunsa da, gelişmiş tasarımlar için gereken makinelerin yüksek maliyeti nedeniyle üretimleri giderek pahalılaşıyor. Ayrıca, çip modülleri (chiplets) ve gelişmiş paketleme çözümleri, daha yeni işlem düğümlerine geçiş ihtiyacını azaltıyor çünkü bu çözümler ölçeklenebilir ve uygun maliyetli çip tasarımları sunuyor.
Nanoelektronik alanında dünyanın en büyük bağımsız araştırma ve inovasyon merkezi olan IMEC, yarı iletken endüstrisindeki önemli işlem yeniliklerini öngören 2020'ler-2040'lar yol haritasını paylaştı.
Moore Yasası Yavaşlayarak Devam Ediyor
İlk yol haritası, 1998'den 2026'ya kadar olan mantık çiplerindeki ölçeklenmeyi ele alıyor. 1998 ile 2010 arasında mantık yoğunluğu her yıl %50 oranında artıyordu, bu da SRAM alanının her yıl yarıya indiği anlamına geliyordu. Ancak 2010'dan 2026'ya kadar doğrusal bir ölçeklenmeye yaklaşıyoruz. Bu da son yıllarda mantık çiplerinde önemli bir ölçeklenmenin sağlanamadığını gösteriyor.
Bununla birlikte, sektör daha yüksek performans ve daha fazla yoğunluk talep ediyor. 2.5D/3D teknolojileri bu ihtiyaca cevap verse de güç, sıcaklık ve maliyet gibi sınırlamaları bulunuyor. Yakın zamanda, devasa hesaplama odaklı çip tasarımları için mevcut CoWoS (Chip-on-Wafer-on-Substrate) tasarımını ölçeklendiren TSMC'nin SoW (System-on-Wafer) paketleme teknolojisi duyuruldu. Yapay zeka çip tasarımları da çip ve bellek arasında yakın koordinasyon gerektiriyor; özellikle DRAM, günümüzün ajan yapay zeka ihtiyaçlarını karşılamada kritik bir rol oynuyor.
Çip modülleri ve gelişmiş paketleme çözümlerine olan bağımlılık artsa da, mantık teknolojileri gelecekte de gelişmeye devam edecek. IMEC, gelecekteki teknolojileri vurgulamak amacıyla en son "Mantık Cihazı Yol Haritası"nı sundu. Bu yol haritası daha çok araştırma odaklı olup, yeni nesil işlem teknolojilerini ne zaman bekleyebileceğimize dair bir zaman çizelgesi sunuyor. Yıl bilgisi, üretim zaman çizelgesini değil, teknolojinin geliştirilme tamamlanma tarihini işaret ediyor.
2 Nanometrenin Altı Çağı
Yol haritasına bakıldığında, ilk olarak "Nanosheet" düğümlerini görüyoruz. Bu düğümler, Nanosheet FET veya GAA (Gate-All-Around) transistör teknolojisini kullanacak. Nanosheet'ler, bu yıl piyasaya sürülecek olan TSMC'nin N2'si ile başlayacak. Bu işlem teknolojisi şimdiden seri üretime geçmiş durumda ve alt 2 nanometrelik takipçi düğümlerin bu yıl sonunda üretim hazırlığına geçmesi bekleniyor. TSMC ve Intel, A16, A14, A13, A12 gibi TSMC'ye ait ve Intel'in 14A teknolojisi ile optimizasyonlarını içeren birden fazla alt 2 nanometrelik teknolojiyi piyasaya sürmeyi planlıyor.
Nanosheet tabanlı son düğümün 2031 civarında A10 olması ve bunun bizi 1 nanometrenin altındaki çağa taşıması bekleniyor.
1 Nanometrenin Altı Çağı
1 nanometrenin altındaki işlem teknolojileri için, yarı iletken üreticilerinin aynı nanosheet teknolojisini dikey olarak istifleyen Tamamlayıcı FET'leri (CFET'ler) kullanması bekleniyor. Bu, hücre alanını azaltır ve transistör yoğunluğunu artırır. CFET'leri içeren ilk işlem düğümünün 2034'te gelmesi ve ilk 1 nanometrenin altı işlem teknolojisini sunması öngörülüyor.
A7 (0.7nm) işlem teknolojisini, 2036'da A5 (0.5nm) ve 2040'ta A3 (0.3nm) takip edecek. CFET teknolojisi geliştikçe, CMOS mantık devrelerinin transistör yoğunluğunda %80'e varan bir artış görebiliriz.
Ardından, 2 Angstrom çağına geçiş yapılacak ve bu çağda 2D FET teknolojisi kullanılacak. Burada, 2D CFET veya 2D Nanosheet yapıları oluşturmak için yeni malzemeler devreye girecek. 2D FET'lerin ilk uygulaması 2043'te A2 (0.2nm) düğümünde görülecek ve ardından 2046'da alt-A2 (<0.2nm) teknolojisi takip edecek. Yine de belirtmek gerekir ki bu yol haritası teoriktir ve her teknoloji için geliştirme döngüsü ve zaman çizelgesinde pek çok şey değişebilir.
Sonraki yol haritası, transistörleri bağlamak için kullanılan malzemeleri gösteren BEOL (Back-End-of-Line) ölçeklenmesini vurguluyor. Mevcut standart yaklaşım, 24-26nm metal aralığına sahip bakır işlemi içeren Dual-Damascene ve Single-Damascene yöntemidir. Bu işlem, 2028'e ve A14 teknolojisine kadar gelişerek, aralık boyutunu 20-22nm'ye düşürecek.
Teknoloji geliştikçe, 1nm ve altındaki sınıf düğümler Yarı-damascene / Subtractive Metallization yaklaşımlarına geçiş yapacak. Burada Ru (Rutenyum) bakırın yerini alacak, kasıtlı hava boşlukları ve kendi kendine hizalanan viaslar oluşturacak. Bunlar, daha düşük direnç için bariyersiz viaslar ve daha yüksek mantık iletkenliği için daha az "boşa harcanan" hacim sunuyor.
Bir sonraki büyük adım, Epitaksiyel PtCoO₂ (platin kobalt oksit) gibi alternatif malzemelerden yararlanacak olan 0.5nm ve altı düğümler için olacak. Bu malzemeler, 16nm'den 12nm'ye kadar değişen ultra düşük aralık boyutlarına yol açacak.
Güç teknolojisine gelince, yol haritası 2032'ye kadar gelecek özellikleri kapsıyor. Plan temel olarak, şu anda ana kart PCB'sinde bulunan IVR'leri (Entegre Voltaj Regülatörleri) PCB'nin içine taşımayı içeriyor. Bu yeni IVR'ler, voltajları 48V DC'den 12V DC'ye ve ardından sadece 0.8V DC'ye düşürmeye de yardımcı olacak.
2026-2027 yol haritası, IVR'nin ana kartın PCB'sinin içinde olacağını gösteriyor. IVR, çeşitli 3D IC'ler ve DRAM paketleri için ayrılmış ara katmanı (interposer) barındıran ana çip paketinin hemen altında yer alacak. Bu çözümler, 2.5D MIM kapasitörler ve Can/SI Güç cihazları gibi yeni nesil teknolojilerden yararlanarak 2028-2032 arasında paketin içine entegre edilecek. Metal-içinde-Metal (MiM) kapasitörlerin, Intel'in 2.5D gelişmiş paketleme çözümleri için EMIB tarafından da kullanıldığını unutmamak gerekir.
Bu yol haritaları, geleneksel ölçeklenmedeki fiziksel sınırlamalara rağmen, 3D istifleme, yeni malzemeler ve akıllı mimarilerin önümüzdeki on yıllar boyunca daha yüksek yoğunluk, daha iyi performans ve verimlilik sağlayacağını gösteriyor. Bu yol haritası, yapay zeka, HPC (Yüksek Başarımlı Hesaplama) ve geleceğin teknolojilerini güçlendiren çiplerdeki güçlü ilerlemeyi vurguluyor.
