Yarı iletken devi TSMC, yapay zeka çiplerinin üretimi için kullandığı CoWoS paketleme teknolojisinde %98'lik bir başarı oranına ulaştığını duyurdu. Firma, İleri Paketleme Teknolojileri ve Hizmetleri Başkan Yardımcısı Ho Chun'dan gelen bilgilerle, bu yüksek oranın özellikle yapay zeka ile ilgili bazı ürünlerde elde edildiğini ve 5.5 katmanlı bir yüzey alanını kapsayan bu teknolojinin ne denli başarılı olduğunu gözler önüne serdi.
TSMC, CoWoS Teknolojisini 2029'a Kadar 14 Kat Genişletecek
Yapay zeka çiplerinin üretim sürecinde litografi önemli bir adım olsa da, veri merkezlerinde kullanılan nihai ürünler birden fazla işlemci ve bellek yongasının bir araya getirildiği karmaşık paketlerden oluşuyor. TSMC'nin geliştirdiği CoWoS paketleme teknolojisi, bu tür paketlerin boyutunu tek bir çipin 5.5 katına kadar çıkarabiliyor. Ancak, paket boyutu arttıkça, nihai üründe hata olasılığı da yükseliyor. Bu hatalar arasında alt dolgudaki hava kabarcıkları ve lehim noktalarındaki kaymalar gibi sorunlar yer alabiliyor.
Ancak TSMC'nin İleri Paketleme Teknolojileri ve Hizmetleri Başkan Yardımcısı Ho Chun, bu zorlukların aşıldığını ve firmanın CoWoS 5.5x süreciyle üretilen birçok yapay zeka ürününde %98 ila %99 gibi etkileyici bir başarı oranı yakaladığını doğruladı. Yapılan haberlere göre TSMC, paketleme kapasitesini artırmaya devam etmeyi ve bu teknolojiyi 2029 yılına kadar 14 katman boyutuna genişletmeyi hedefliyor.
Yetkili ayrıca, paketleme kapasitesini üç kattan fazla genişleten firmaların karşılaştığı zorluklara da değindi. Bir çip paketinin içindeki bileşenlerin, paket boyutu 3x sınırını aştığında otomotiv standartlarını karşılaması ve hatta aşması gerektiğini belirtti. Bu tür durumlarda, bileşenlerin geliştirme aşamasında mekanik, termal ve diğer gereksinimleri karşılayacak şekilde hazırlanmasının, paketleme sonrası sorunsuz bir performans için büyük önem taşıdığını vurguladı.
