Teknoloji dünyasında önemli bir gelişme yaşandı. Bir teknoloji firması, yüz yüze 3D yığınlama (face-to-face 3D stacking) teknolojisiyle geliştirilen ilk PCIe 6.0 test çipini başarıyla doğruladığını duyurdu. Bu yeni nesil yonga, 5nm üretim süreciyle hazırlanmış bir PHY (Fiziksel Katman) içeriyor ve 64 GT/s hızında veri aktarımı yapabiliyor. Sekiz şeritli bağlantıda ise toplamda 128 GB/s'ye varan bir bant genişliği sunuyor. Bu başarıya, mevcut 2D test çipini modifiye ederek ve 3D işlem tasarım kitleri (PDK) ile yeniden çizerek ulaşıldığı belirtildi.
Monolitik yongalarda, PCIe PHY'leri genellikle yonganın kenarında, paket G/Ç bağlantılarına yakın konumlanır. Bu sayede sinyal yollarının kısa tutulması ve veri bozulmalarının (attenuation ve reflections) minimize edilmesi hedeflenir. 2.5D paketleme de bu düzeni koruyarak PHY'leri en dıştaki çipletlerin kenarına yerleştirir. Ancak yüz yüze hibrit bağlama (face-to-face hybrid bonding) teknolojisi bu seçeneği ortadan kaldırır. Bu yöntemde alt yonga ters çevrilerek üstteki mantık yongasının iletken katmanıyla birleştirilir. Bu durumda PCIe PHY'leri, ulaşmaları gereken alt katmandan uzaklaşmış olur. Sinyaller bu noktada, silikon içine açılan Through-Silicon Via (TSV) adı verilen dikey iletkenler aracılığıyla iletilir.
Her bir TSV aktif silikon katmanından geçtiği için çevresinde bir tampon bölgeye ihtiyaç duyar. Bu da TSV'lerin istenilen her yere yerleştirilemeyeceği anlamına gelir. Geliştirme sürecinde, sinyallerin önce üst metal katmanlara çıkıp yön değiştirerek alt katmana inmesi gerektiği belirtildi. Bu durum, 3D tasarımlarda elektromigrasyon ve yerleşim kurallarını önemli ölçüde değiştirirken, TSV sayısının bant genişliği ve sinyal bütünlüğü arasında bir denge kurmayı gerektiriyor. Özellikle PCIe 6.0'da kullanılan PAM4 sinyalizasyonu, PCIe 5.0'daki NRZ'ye göre hata toleransını azaltıyor çünkü her sembolde iki bit veri taşıyor. Müşteri mantığı yongalarının bu sinyal yollarını etkilemesi de Synopsys'in iteratif olarak çözmeyi hedeflediği zorluklardan biri.
Bu teknolojinin yanı sıra, farklı yaklaşımlar da görülüyor. Örneğin, bir başka işlemci tasarımında dört adet hesaplama çipleti yüz yüze hibrit bağlama ile birleştirilirken, bellek denetleyicileri ve PCIe PHY'leri ayrı bir G/Ç yongasına yerleştirilmiş. Bu tür gelişmeler, gelecekte daha güçlü ve entegre çip tasarımlarının önünü açıyor.
PCIe teknolojisinin gelişim hızı da dikkat çekici. Eskiden nesiller arası geçiş 5-7 yıl sürerken, artık bu süre yaklaşık iki yıla inmiş durumda. 2028'de 256 GT/s hızına ulaşması beklenen PCIe 8.0 ile birlikte, gelecekte 3.5D paketleme gibi yeni teknolojiler de karşımıza çıkacak. Bu teknolojilerde PCIe PHY'leri alt yongadan tamamen çıkarılarak UCIe (Universal Chiplet Interconnect Express) ile değiştirilecek ve interpozere yerleştirilmiş bir yan çiplette Ethernet, PCIe ve CXL gibi protokoller için çoklu protokol merkezi olarak görev yapacak.
